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技術專題
電路設計PDN管理阻抗
PDN阻抗是高速PCB中的關鍵概念之一，但許多電路設計人員將其保留為事后考慮。對于以5 V或3.3 V運行的組件，如果在關鍵組件上使用相鄰的平面層和幾個去耦/旁路電容器，通常會很好。對于以快速邊沿速率運行的設計，以及在PDN中吸收大電流時，您需要仔細設計PDN以抑制大的瞬變。
什么是PDN阻抗管理？
目標PDN阻抗為整個PDN中的峰值阻抗值設置了上限。實際的PDN阻抗將決定電源總線上任何瞬態紋波波形的幅度，這將轉化為高速IC的輸出信號上的抖動。當IC切換時，它將從電源汲取一些電流，該電流將作為脈沖波形傳播通過PDN。PDN中的寄生電容和任何電容器都會提供一定的電抗，從而在PDN中產生瞬態響應。PDN阻抗管理的目標是使任何瞬態波形都盡可能小。
PDN上任何瞬態紋波波形的大小都是PDN阻抗和IC切換時汲取的瞬態電流的函數。由于阻抗是頻率的函數，因此需要確保整個相關信號帶寬內的整個阻抗曲線都低于某個目標值。兩者之間的關系源自歐姆定律
計算您的PDN阻抗目標
目標PDN阻抗會在整個信號帶寬內設置峰值阻抗值的上限。由于組件的電源電壓隨時間下降，因此允許的電源電壓紋波值也隨之降低。這些紋波值通常以百分比形式指定，您需要將該紋波百分比轉換為阻抗目標。可以使用以下公式計算：
目標PDN阻抗方程式
注意，在上式中，波紋百分比表示為峰峰值，而不是波紋幅度。這是因為紋波不是純粹的正弦波，因此就振幅而言寫紋波沒有多大意義。上式的一種形式使用紋波幅度（假設正弦紋波波形），并且分母中放置了50％的因數。注意，用兩個方程式計算的目標阻抗值相等。
例如，假設我們使用的電源電壓為3.3 V，允許的紋波為2％（峰峰值）。如果集成電路在開關期間可吸收的最大峰值電流為0.5 A，則目標阻抗為132 mOhm。注意，這是一個數量級；PDN可以具有電阻性和電抗性分量，這些分量將共同確定任何紋波波形的幅度。
當您在PDN上的多個設備同時切換的情況下工作時，您需要考慮在任何給定時刻可以汲取的總電流。由于在任何時刻汲取的總電流都將大于單個IC汲取的電流，因此這會將目標PDN阻抗推至更低的水平。
在電路仿真中檢查的PDN元素
電路仿真是開始檢查和管理PDN阻抗的第一個地方。由于阻抗隨頻率變化，因此管理PDN阻抗的目標是計算從DC到非常高的頻率的阻抗譜。PDN阻抗應覆蓋組件的相關信號帶寬。這需要在電路仿真中考慮以下幾點：
電容器自諧振：由于其等效串聯電阻（ESR）和等效串聯電感（ESL），任何組件上的去耦/旁路電容器都具有一定的自諧振頻率。您可以通過查看數據表從所需的電容器中獲得典型值。您的數據表通常還會顯示自諧振頻率。
平面間電容：您的電路板疊層將確定PDN中電源層和接地層之間的電容。盡管有必要確保高速PCB中的PDN具有足夠的去耦，但這是一種寄生效應。通過利用堆疊中的自然電容，可以減少對分立去耦/旁路電容器的依賴。典型值為?0.5 pF / sq。mm為標準厚度的6層PCB。
重要的是要了解電路仿真不會告訴您某些事情。盡管應始終包括電容器（ESR和ESL）中的寄生效應，但您不能直接考慮平面間電容或其他寄生效應。取而代之的是，您需要在原理圖中將任何寄生效應都視為等效電路元件。這需要通過電感和平面環路電感估算平面電容。