24小時(shí)聯(lián)系電話:18217114652、13661815404
中文
技術(shù)專題
如何設(shè)計(jì)可靠的模擬ASIC
在電路板和組件的設(shè)計(jì)之間可能存在類似的脫節(jié)。這是可以理解的，因?yàn)橥ǔ＿x擇組件進(jìn)行電路板設(shè)計(jì)，然后有效地放置它們以實(shí)現(xiàn)最佳操作。IC通常位于這些選定的組件中。但是，有時(shí)需要特殊功能并且必須設(shè)計(jì)IC。可能令人驚訝，但是設(shè)計(jì)這些設(shè)備與設(shè)計(jì)PCBA有很多共同點(diǎn)。在查看了通用的專用IC（ASIC）之后，我們將比較電路板和模擬ASIC設(shè)計(jì)，以確定如何最好地設(shè)計(jì)這些特殊組件以提高可靠性。
如果您提到IC設(shè)計(jì)的主題，首先想到的可能是帶有類似組件的芯片，這些組件可以屬于以下類別之一。
IC類別
→小規(guī)模集成（SSI）： <100個(gè)組件或?10個(gè)邏輯門
→中規(guī)模集成（MSI）： <500個(gè)組件或10-100個(gè)邏輯門
→大規(guī)模集成（LSI）： 500-300000個(gè)組件或> 100個(gè)邏輯門
→超大規(guī)模集成（VLSI）： > 300000組件
條款如非常非常大規(guī)模集成（VVLSI）和超大規(guī)模集成電路（ULSI）有時(shí)用來指示更大的器件密度，但它是使用VLSI作為籠統(tǒng)的詞所有這些比較常見的。
除了基于規(guī)模的分類之外，IC還根據(jù)定制量進(jìn)行分類。可以進(jìn)行某種程度的定制的IC被稱為ASIC，因?yàn)樗鼈冊试S或要求設(shè)計(jì)人員針對特定功能或應(yīng)用定制IC，如下所示。
ASIC類型
?全定制
?半定制
?門陣列
?標(biāo)準(zhǔn)單元
?可編程
?FPGA
?PLD
列出的示例（包括FPGA和PLD）是非常常見的ASIC，其用法消除了設(shè)計(jì)人員的設(shè)計(jì)責(zé)任，例如IC和IC封裝設(shè)計(jì)中的組件放置。
設(shè)計(jì)板與設(shè)計(jì)ASIC組件
取決于應(yīng)用程序所需的ASIC類型，其設(shè)計(jì)可能與設(shè)計(jì)PCB布局非常相似，如下表所示。
|
PCBA和ASIC設(shè)計(jì)的比較 |
||||
|
要求 |
印刷電路板 |
全定制ASIC |
半定制ASIC |
可編程ASIC |
|
IC封裝選擇 |
是 |
是 |
是 |
是 |
|
IC封裝設(shè)計(jì) |
沒有 |
可能* |
沒有 |
沒有 |
|
元件選擇 |
是 |
是 |
沒有 |
沒有 |
|
布局和布線 |
是 |
是 |
變化 |
沒有 |
|
電源和接地 |
是 |
是 |
是 |
是 |
|
間距和間隙限制注意事項(xiàng) |
是 |
是 |
沒有 |
沒有 |
*可以選擇標(biāo)準(zhǔn)IC封裝，也可以設(shè)計(jì)全新的封裝。
如上所示，ASIC的設(shè)計(jì)與PCBA布局的設(shè)計(jì)可比。對于完全定制的ASIC設(shè)計(jì)，幾乎沒有什么區(qū)別，而對于可編程ASIC，則只有最小的布局要求。相反，對于FPGA和PLD，具有挑戰(zhàn)性的任務(wù)是選擇適當(dāng)?shù)幕ミB和外部組件以實(shí)現(xiàn)所需的操作功能。無論哪種情況，可靠的操作始終是首要目標(biāo)。
模擬ASIC可靠性設(shè)計(jì)
半定制和可編程ASIC主要由晶體管組成，而晶體管由邏輯門組成。因此，在最基本的水平上，這些組件可作為數(shù)字設(shè)備運(yùn)行。但是，ASIC通常是可與模擬和數(shù)字電路一起使用的混合信號組件。在這種情況下，這些組件可以稱為模擬ASIC。設(shè)計(jì)這些組件時(shí)，必須考慮許多與模擬PCBA設(shè)計(jì)相同的問題，如下所示。
模擬ASIC設(shè)計(jì)技巧
?確定最佳包裝類型
IC封裝類型的選擇很重要，因?yàn)樗鼪Q定了是否需要定制設(shè)計(jì)。如果有可能，最好選擇預(yù)先存在的包裝設(shè)計(jì)。IC封裝設(shè)計(jì)是一項(xiàng)高級功能，需要您使用正確的PCB設(shè)計(jì)工具。
組件包設(shè)計(jì)向?qū)А?span>
?確保布局通過DRC
如果需要布線和布局，則至關(guān)重要的是，按照PCBA設(shè)計(jì)的要求進(jìn)行設(shè)計(jì)，以優(yōu)化信號完整性并最小化EMI問題。實(shí)現(xiàn)此目的的最佳方法是利用ASIC的DRC指南。就像電路板設(shè)計(jì)一樣，需要對ASIC設(shè)計(jì)的可制造性進(jìn)行驗(yàn)證。?進(jìn)行仿真和分析
優(yōu)化ASIC開發(fā)的最佳方法之一是在設(shè)計(jì)過程中和制造之前確保性能和功能。為此，如下所示通過使用PSpice之類的工具通過仿真來分析設(shè)計(jì)。